vhdl - 这个组合码产生锁存器正常吗？

Question

我正在调查哪种代码会/不会在不同的合成器上生成锁存器。下面的代码从 4 位输入驱动 7 段显示。我希望它不会生成锁存器，因为所有可能的情况都包含在条件信号分配中。

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity seven_seg_conditional is
    port (
        value: in std_logic_vector(3 downto 0);
        digit: out std_logic_vector(6 downto 0)
    );
end;

architecture behavior of seven_seg_conditional is
    signal value_int: integer range 0 to 15;
begin
    value_int <= to_integer(unsigned(value));

    digit <=
        "0111111" when value_int = 0 else
        "0000110" when value_int = 1 else
        "1011011" when value_int = 2 else
        "1001111" when value_int = 3 else
        "1100110" when value_int = 4 else
        "1101101" when value_int = 5 else
        "1111101" when value_int = 6 else
        "0000111" when value_int = 7 else
        "1111111" when value_int = 8 else
        "1101111" when value_int = 9 else
        "1110111" when value_int = 10 else
        "1111100" when value_int = 11 else
        "0111001" when value_int = 12 else
        "1011110" when value_int = 13 else
        "1111001" when value_int = 14 else
        "1110001" when value_int = 15;
end;

如果我通过 Quartus 13.0 运行它，每个输出都会生成一个锁存器。根据现行标准，这是合成器的正确行为吗？

注意:如果我使用 case 语句重写代码，那么就没有闩锁，即使我从未添加过 when others 子句。如果我在末尾添加一个无条件的 else 子句，那么也没有闩锁。

Answer 1

If I run it through Quartus 13.0, a latch is generated on each output. Is this correct behavior for a synthesizer as per the ongoing standards?

适用的标准(IEEE Std 1076.6-1999/2004，8.9.5.1 条件信号分配)定义了哪些句法结构将被识别用于合成，而不是如何解释它们。这留下了 VHDL LRM 中的句法含义(IEEE 标准 1076-1993/2002，支持的年份因综合供应商而异，通常也不包含所有内容，VHDL 2008 没有标准)。

当你添加一个“unconditional else”时:

    "1110001" when value_int = 15 else (others => 'X');
end;  

想法是转换函数基本上被忽略，等效条件表达式 to_integer(unsigned(value)) = 15等并未涵盖 value 的所有选择。 .还有 'X'综合忽略分配，其他需要一些东西。

并发条件信号分配有一个等效的过程，由 if then elsif then ... end if 组成。您可以假定尾随 else 的存在表明所有选择都已涵盖。

表达式在模拟过程中被评估(例如 value_int = 15 )。要么在语法中需要一些东西来表示所有的选择都被覆盖，要么这些选择必须是全包的。

请注意，VHDL 模拟器通过包 numeric_std TO_INTEGER 输出断言警告 - “检测到元值，返回 0”，消除了原始并发信号分配语句表达式中的不确定性。使用 value_int当检测到除“1”或“0”以外的值作为数组的元素时，仅生成一个警告的优点是节省value .

整数 value_int 的范围表示位数组大小。类型转换对于涉及二进制逻辑的综合没有实际意义。

如果您忽略转换函数并通过综合“魔法”假设 15 可以表示为二进制值，那么没有任何信号表明选择是全包的，而没有尾随 else 不推断锁存器。

供应商能否更好地将并发信号分配转换为逻辑？很可能，通过不遵循原始数组子类型 value .您描述的行为是否符合现行标准？它似乎是。标准倾向于回避供应商之间可能发生冲突的领域，而是涵盖共同点。

您还可以想象对锁存器的推断应该有一些合理的限制，在这种情况下是因为计算表达式中的组合延迟(上升和下降时间的差异)。通过代表状态的门来推断锁存器启用通常是不安全的，在某些情况下，推断锁存器启用应该是一个错误，尽管锁存器的推断可以与一个热状态机或环形计数器一起工作，这与表达式评估 value .