当前分类：asic

verilog - verilog 中的位宽不同

svn - 有没有硬件(ASIC)公司使用mercurial(hg)

system-verilog - SystemVerilog中队列的最大尺寸是多少？

verilog - 当有时输入和输出端口可以在 Verilog 中互换使用时，inout 端口的确切标准是什么？

vhdl - 进程与 "vanilla"VHDL的区别

vhdl - 为什么延迟不能在verilog中合成？

vhdl - 如何定义记录类型的默认值

compiler-errors - 扩展定义时的 Verilog [跨模块解析错误]

vhdl - 查询用于 IC 设计(非 FPGA)的 VHDL 合成，特别是在变量分配的情况下

verilog - verilog 中的 case 语句

vhdl - 设计中的所有触发器都需要可复位 (ASIC) 吗？

vhdl - 是否有必要在 VHDL 中编码时将组合逻辑与顺序逻辑分开，同时针对综合？

hardware - 将两个一维数组相乘的快速方法

fpga - 翻转和亚稳态之间的关系

vhdl - Synopsys 设计编译器——查看数据路径提取结果

verilog - 您是否应该删除Verilog或VHDL设计中的所有警告？为什么或者为什么不？

simulation - 如何使用后置布局和/或后综合仿真跟踪 FPGA/ASIC 开发中的错误？

hardware - 绘制时序图的工具

verilog - 创建不同宽度的脉冲

for-loop - 实现 FOR-LOOP 和 FOR-GENERATE 之间的实际区别是什么？什么时候使用其中一种比另一种更好？

热门标签：

编程
数据结构与算法
其他

©2024 IT工具网  联系我们