我一生都在使用 VHDL,并且只使用 Verilog 很短的时间,我必须在 Verilog 中为一个非常大的数组创建一个逻辑,并根据输入的条件将其分配为 1 或 0。
这是我的 VHDL 代码
if (data_track == '1' ) then
my_array(MAX-1:MIN) <= (others=> '1');
else
my_array(MAX-1:MIN) <= (others=> '0');
end if;
MAX 和 MIN 是模块的参数,在综合过程中根据我们访问的系统类型进行设置。
有没有办法在 Verilog 中轻松做到这一点?
最佳答案
参数与花括号的混合将有助于解决(内部花括号将充当复制运算符)
代码例如:
parameter MAX = 16;
assign high_val = 1'b1;
assign low_val = 1'b0;
if ( data_track ==1'b1)
my_array[MAX-1:MIN] <= {MAX{high_val}};
else
my_array[MAX-1:MIN] <= {MAX{low_val}};
在上面的代码中,带有花括号的 if 语句将使用 1 个值将 MSB 传播到 LSB,导致在我们的案例 16 中全为 1,然后结果将是 16'b1111111111111111,反之亦然
关于vhdl - 其他 => Verilog 中的 '1' 语句,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/30727784/