触发器的 verilog 表示

Question

我正在自学 verilog 并尝试编写失败模型。我在指定部分遇到了以下 ck->q 延迟弧的建模，但无法理解它到底是做什么的。

(posege CK => (Q : 1'b1))=(0, 0);

谁能解释一下它是如何工作的？是不是就像D=1, CK->Q考虑这些延迟一样？ 如果是的话，我们需要有 (posege CK => (Q : 1'b0))=(0, 0);

那么引脚 D 上的 X 传播又如何呢

Answer 1

Verliog 可用于对许多级别进行建模。简单的行为模型，RTL(可综合)建模数据和控制的传输或位于逻辑门级别的门级别，(ANDs ORs，人字拖)。通常只有门级必须意识到这些延迟。

在 RTL 中对翻转行为进行建模的典型方法是:

always @(posedge clk) begin
  q <= d;
end