我将使用Chisel3构建一个寄存器集。 Chisel代码是:
val register_set = Reg(Vec(7,UInt(32.W)))
但是综合的Verilog代码是:
reg [31:0] register_set_0;
reg [31:0] register_set_1;
reg [31:0] register_set_2;
reg [31:0] register_set_3;
reg [31:0] register_set_4;
reg [31:0] register_set_5;
reg [31:0] register_set_6;
我应该如何更改我的 Chisel 代码才能合成如下所示的 Verilog 代码:
reg [31:0] register_set [0:6];
最佳答案
Chisel 目前无法发出 Verilog 数组。这显然是一个非常理想的功能,并且已在我们的 TODO 列表中,但尚未实现。
关于chisel - 如何通过Chisel创建寄存器的Vecs,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/42858751/