vhdl - 读取 OUT 端口进行调试

Question

我有一个 FIFO，它的接口(interface)看起来像这样:

entity fifo is
    port (
    CLK               : IN  std_logic := '0';
    DIN               : IN  std_logic_vector(31 DOWNTO 0);
    ALMOST_EMPTY      : OUT std_logic;
    ALMOST_FULL       : OUT std_logic;
    DOUT              : OUT std_logic_vector(31 DOWNTO 0);
    ...
    WR_ACK            : OUT std_logic
);
end fifo;

这个接口(interface)是给定的，我不能改变它。现在的问题是，出于调试目的，我想查看写入和读取 FIFO 的内容。换句话说，理想情况下我想分配两个调试 FIFO 的输入和输出值，即。

  DBG_FIFO_IN  <= DIN;
  DBG_FIFO_OUT <= DOUT;

由于显而易见的原因，第二个作业给了我以下错误信息:

[exec] ERROR:HDLParsers:1401 - 无法读取模式 OUT 的对象 DOUT。

所以我想知道是否有任何方法可以将 DOUT 值分配给我的调试符号。给定了接口(interface)，所以我不能让DOUT成为inout信号。

非常感谢有用的评论!

Answer 1

您必须将 fifo 输出分配给您可以读取的本地信号，然后将该信号分配给输出(或同时分配它们):

DBG_FIFO_OUT <= (your logic here);
DOUT         <= DBG_FIFO_OUT;

或

DBG_FIFO_OUT <= (your logic here);
DOUT         <= (your logic here);