为什么我会为此在 VHDL 中出错？另外，有时:由于之前的流程失败，无法进行流程？
非常感谢。
最佳答案
永久解决方案 1:在 win 10 上
找到“installation directory \ Xilinx \ 14.x \ ISE_DS \ ISE \ gnu \ MinGW \ 5.0.0 \ nt \ libexec \ gcc \ mingw32 \ 3.4.2 \ collect2.exe”，删除后重新运行模拟器，问题解决! !
只需删除它或剪切并粘贴到其他地方，现在重新运行代码或测试台它会起作用。
如果找到工作，请接受解决方案
无需更新任何 minGW
关于vhdl - VHDL (Xilinx) : failed to link the design 中的错误，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/23033297/