arrays - 在verilog中定义二维线数组

Question

这里有一些在 Verilog 中定义二维导线数组的简单代码。

module test(a, b, c);

    input [63:0] a;
    input [63:0] b;
    output [63:0] c [63:0];

endmodule

当我编译代码时，出现此错误。

Illegal reference to net array "c".

Answer 1

我不认为这个问题https://stackoverflow.com/questions/3011510/...有助于解决这个具体问题。

您会收到此错误，因为在 Verilog 中(2009 年之前合并到 SystemVerilog 中)拥有二维(或更多)维数组的端口是非法的；对于端口上的数组，只允许使用简单的一维向量。

您可以拥有两维(或更多)网络或变量数组，正如这个问题所解释的 https://stackoverflow.com/questions/3011510/... .

值得注意的是，System-Verilog 中没有这样的限制(或者:允许多维数组。