我收到警告:
One or more signals are missing in the sensitivity list of always block.
always@(Address)begin
ReadData = instructMem[Address];
end
如何消除此警告？
最佳答案
Verilog 不需要敏感度列表中的信号名称。使用 @* 语法表示只要 always block 的任何输入信号发生变化，就应触发该 block :
always @* begin
ReadData = instructMem[Address];
end
关于verilog - 综合 Verilog 代码时如何消除敏感列表警告？，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/2687191/