verilog 总是 @(posedge) 在 uart 中失败

Question

我正在学习verilog，我认为有一些我不能理解的always @* 和always (@fusedge clk, ...)

这是一段应该通过 uart 发送位的代码。合成失败。 错误是 “的逻辑与已知的 FF 或锁存器模板不匹配。当前软件版本不支持您用来描述寄存器或锁存器的描述样式。” (以及 、 和 的其他 3 个错误) 如果我将always @(...) 更改为always @*，下一步(“实现设计”)就会失败，因为事情没有连接。

在我的书中，他们实现了一个 fsmd，其状态为always (posege clk)，并且always @* 用于其他逻辑，但我不明白为什么这不起作用。

在另一个论坛上，我读到该错误可能来自过于复杂的条件。但我也简化了事情(没有在这里编写代码，但基本上我删除了 case(state) 和 ifs，以使用 ? : 或二进制条件进行单行赋值，但它也不起作用)

我之前在我编写的其他代码片段中看到过这个错误，但我没有深入了解它，所以如果你能帮助我理解一般问题(用这个 uart 东西作为对具体的支持)例如)，我会很高兴。 谢谢 托马斯

P.S:我使用 xilinx spartan 3e 入门套件和 xilinx ise 14.4

module UART_out #(parameter [3:0] NUM_BITS = 8)
(
input wire baud_clk,
input wire send_tick,
input wire[NUM_BITS-1:0] data_in,
output wire tx,
output wire debug_done
);
localparam
        IDLE = 0,
        TRANSMIT = 1;
reg[NUM_BITS:0] bits_to_send;
reg state;
reg out_bit;
reg[4:0] cnt;

always @(posedge baud_clk, posedge send_tick)
begin
    case (state)
    IDLE:
        if (send_tick)
        begin
            bits_to_send <= {data_in, 0};
            state <= TRANSMIT;
            cnt <= 0;
        end
    TRANSMIT:
        begin
            if (cnt < NUM_BITS)
                cnt <= cnt + 1;
            else
                state <= IDLE;
            bits_to_send <= {1, bits_to_send[NUM_BITS:1]};
            out_bit <= bits_to_send[0];
        end
    endcase
end

assign tx = (state == IDLE ? 1 : out_bit);
assign debug_done = (state == IDLE);    
endmodule

Answer 1

错误:

The logic for does not match a known FF or Latch template. The description style you are using to describe a register or latch is not supported in the current software release.

指的是综合工具没有任何与您的描述相符的硬件单元可供使用。

您想要什么硬件:

always @(posedge baud_clk, posedge send_tick)

看起来您想要一个带有使能信号的触发器。使能信号 (send_tick) 应为 1 个时钟周期宽。然后用它来选择时钟沿上的逻辑路径。不作为替代触发器。

我认为这就是您真正需要的:

always @(posedge baud_clk) begin
  case (state)
    IDLE:
      if (send_tick) begin
        //...
      end
     //...
   endcase
end

如果 send_tick 来自另一个时钟域，那么您将需要进行一些时钟域交叉，将其转换为 baud_clk 上的时钟宽脉冲。

您可能会对具有多个触发器的 block 感到困惑，它们通常是时钟和复位。通常会添加 negedge reset_n 或 posege Reset 以实现重置(初始化)条件。

如果添加重置:

always @(posedge baud_clk or negedge reset_n) begin
  if (~reset_n) begin
    //reset conditions
    state <= IDLE;
    //...
  end
  else begin
    // Standard logic
  end
end

您会注意到这里有一个非常明确的结构，如果重置其他...综合工具将其识别为具有异步重置的触发器。重置条件下的数据也是静态的，通常将所有内容设置为零。