在 Vivado 中对 VHDL 进行语法检查而无需运行完整综合的最简单方法是什么？
有时我会同时编写许多相互关联的模块，并且希望快速找到命名错误、缺少分号、端口遗漏等。我读到的建议是运行综合，但这需要比我更长的时间只需要进行语法检查。我观察到语法错误通常会导致综合在第一分钟左右中止，因此我的解决方法是运行综合并在大约一分钟后手动中止它。
最佳答案
在 Vivado Tcl Console 窗口中，check_syntax 命令执行快速语法检查、捕获拼写错误、缺少分号等。
关于vhdl - 如何在 Vivado 中对 VHDL 进行语法检查而无需完全综合，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/49259432/