我是 Verilog 的新手，也是 FPGA 的新手，目前正在从事涉及他们的项目。我正在为广播标准 DVB-S2 进行信道编码 block ，包括 BCH 编码器、扰码器和 BBheader 插入。我正在使用 Vivado 2015.4 进行硬件设计和 Zynq-7000 ZC702 评估套件，我想知道:
- 是否有必要将我的 IP 内核与处理单元(对于 Vivado 2015.4 是 ZynQ-7000)连接起来以实现？
- 我是否必须生成比特流才能将其导出到 SDK 以进行软件开发。真不知道你们都在Vivado上设计IP了，导出SDK的目的是什么。
- 谁能给我一个设计 BBheader 插入的示例流程(这更像是在所需数据前面添加标志位以进行识别)。
我只想从 Block ROM 读取数据并使用我的 IP 核对这些数据(视频但随后转换为 bin 或 hex 文件)进行编码。
最佳答案
1) 如果您打算使用处理器来运行软件，您需要以某种方式将它连接到 IP block ，否则您将无法连接两者。
2) 将bitfile导出到SDK中，告诉SDK正在使用CPU的哪些管脚，这是开发必备的知识。
3) 虽然我不能给你一个具体的答案，但我建议阅读 IP 核心文档，它可能会自然而然地变得清晰。
关于algorithm - 询问带IP核的FPGA设计，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/52817942/