我想创建一个程序来解析 Verilog 并显示框图。有人可以帮助我了解我需要研究哪些算法吗？我找到了一个很好的 Verilog 解析器，但现在我需要找到每个 block 之间的关系并相应地放置它们。它不必进行广泛的优化。
更新:
现在我正在使用 ironPython 在 Visio 中绘制框图。
- 创建一个包含输入和输出的模块列表
- 创建一个图，将 block 的所有输出与其对应的输入相匹配。这 基本上所有 block 之间的连接。
- 在 Visio 图表中为它们找到一个位置。
- 在 Visio 上画出它们
- 在 Visio 上连接他们。
最佳答案
Yosys 是一个开源的 verilog 综合工具。它还可用于分析设计和创建原理图(使用 GraphViz)。见网页截图:
如果我正确理解您的要求，Yosys 已经满足您的要求。如果您仍想编写自己的程序，可以使用 Yosys 作为入门引用。
(利益冲突披露:我是 Yosys 的作者。)
关于algorithm - 用于创建 Verilog 框图的程序，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/17956872/