我正在用verilog做一个除法器电路并使用非恢复除法算法。 我无法将余数表示为二进制小数。 例如，如果我执行 0111/0011 (7/3)，我得到的商为 0010，余数为 0001，这是正确的，但我想将其表示为 0010.0101。 有人可以帮忙吗？？
最佳答案
假设，如您的示例所示，您要除以 4 位数字，但希望结果中有额外的 4 位小数精度。
一种方法是在除法之前简单地将分子乘以 2^4。
即
instead of
0111/0011 = 0010 (+remainder)
do
01110000/0011 = 00100101 (+remainder)
关于verilog - 计算机_体系结构 + Verilog，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/13320949/