typedef - 为什么在 verilog 中使用 typedef 时出现语法错误？

Question

我不知道这里出了什么问题。我使用 modelsim SE 6.5b。然后，当我使用“typedef”时，出现语法错误。

`timescale 1ns/10ps

    // Type define a struct
    typedef struct {
      byte a;
      reg  b;
      shortint unsigned c;
    } myStruct;

    module typedef_data ();

    // Full typedef here
    typedef integer myinteger;

    // Typedef declaration without type
    typedef myinteger;
    // Typedef used here
    myinteger a = 10;
    myStruct object = '{10,0,100};

    initial begin
      $display ("a = %d", a);
      $display ("Displaying object");
      $display ("a = %b b = %b c = %h", object.a, object.b, object.c);
      #1 $finish;
    end

Answer 1

typedef 是 SystemVerilog 关键字，而不是 Verilog。

要在 Modelsim 上启用 SystemVerilog，您需要添加 -sv 编译选项和/或将文件重命名为带有 .sv 扩展名。