vhdl - 如何在 VHDL 97 和 ISim 中获取内部信号到测试平台？

Question

我正在使用 VHDL 97 和 Xilinx ISim 的测试平台中工作，我正在寻找一种方法来从代码而不是波形中了解 UUT 内部信号(如 Modelsim 中的 spy 功能)的值。

我知道我可以使用 VHDL-2008 和 alias 轻松完成，但有人知道任何替代方案吗？

谢谢

Answer 1

第1步:在包中声明全局信号

package SpyOnMySigPkg is
  -- synthesis translate_off 
  signal GlobalMySig : std_logic ; 
  -- synthesis translate_on 
end package SpyOnMySigPkg ; 

第 2 步:引用该包并分配给设计中的全局信号:

use work.SpyOnMySigPkg.all ;
entity MyDesign is 
....
    -- synthesis translate_off 
    GlobalMySig <= MySig ; 
    -- synthesis translate_on 

第 3 步:引用该包并读取测试平台中的信号:

use work.SpyOnMySigPkg.all ;
entity tb is 
....
  process (GlobalMySig) 
  begin
    if GlobalMySig = '1' then ...