variables - 对象已使用但未声明

Question

我知道这是一个相当常见的问题。不管怎样，在浏览了论坛后，对于给定的 VHDL 代码，我无法找到令人满意的答案来解释为什么我会收到以下 CT 错误。你能帮我一下吗？

VHDL代码

library IEEE;
use IEEE.std_logic_1164.all;
entity design is
port(clk:IN std_logic;
reset:IN std_logic;
A:IN std_logic;
B:IN std_logic;
Q:OUT std_logic);
end design;

architecture behave of design is
--signal R0,R1,R2,R3,R4:std_logic;
begin
process(clk,reset)
variable R0,R1,R2,R3,R4:std_logic;
begin
if (reset='1') then
R0:='0';
R1:='0';
R2:='0';
R3:='0';
R4:='0';
elsif falling_edge(clk) then
R0:=R4;
R1:=R0 xor A;
R2:=R1 xor B;
R3:=R2;
R4:=R2 xor R3;
end if;
end process;
Q<=R4;       -- ERROR POINTED HERE
end behave;

错误:-

Error (10482): VHDL error at design.vhd(31): object "R4" is used but not declared

是否有一种将变量分配给端口的正确方法，而我缺少这种方法？

Answer 1

R4在进程的声明区域中被声明为变量。它在您的流程之外不可见，因此您的工具会给出您所给出的错误。如果您移动线路 Q<=R4;在您的进程内，在 end if; 之后，错误应该消失，因为此时变量仍然可见。

话虽如此，我认为您的代码不会按照您的想法行事。我发现您开始使用 signal对于 R1您应该避免使用variable直到您充分理解信号和变量之间的差异。还有其他现有问题可以解决此问题。