verilog - ","和always@中的 "or"有什么区别？

Question

在always @中使用,和or有区别吗？

例如:

always @(S or C)

和

always @(S,C)

如果有区别，是什么？

Answer 1

它们是同义词。没有任何区别。

此外，考虑对组合 block 使用always @(*)；所有现代综合工具都支持它，并自动使模块对模块中引用的任何信号敏感。

如果您使用 SystemVerilog，则应考虑使用 always_comb。