我一直在试图找出为什么我在使用时遇到“无效的模块实例化”:
integer counter = 0;
counter = 1; // <-- getting the error here
尝试使用 reg[7:0] 而不是整数时，我遇到了相同的错误。
有人知道为什么吗？
最佳答案
没有上下文的赋值非常无用，并且没有任何意义，因此会出现错误。分配在具有敏感度列表的 block 内有效，或作为连续分配的一部分，或在“初始”等模拟 block 内有效。
关于types - 无法在 Verilog 中使用整数，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/14199150/