vhdl - 仅使用 Xilinx ISE 中的查找表实现 VHDL/Verilog

Question

有没有办法告诉 ISE 将我的 VHDL/Verilog 代码合成为仅由查找表组成的组合电路？我想避免在技术原理图中使用多路复用器、乘法器等......并且由于这种偏好，我不介意使用未优化的(具有比最佳组件更多的组件)版本。

感谢 SOCommunity!

Answer 1

有一种方法可以做到这一点。查看 XST 用户指南，了解控制您想要避免的原语的使用的开关:

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_2/xst_v6s6.pdf

或者:

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_2/xst.pdf

取决于您的目标架构。

例如，为了避免使用 DSP 模块:

-use_dsp48 no

为了避免自动打包到 BRAM 中，请使用:

-auto_bram_packing no

这个开关也很有用:

-slice_utilization_ratio

其他人也一样。

我在我的网站上有一种方便的方法来查看可用的开关，以及它们的作用的一些解释:

https://www.boldport.com/flow/#new/options

(点击“编辑”，然后点击“更多选项...”)

我希望这会有所帮助。