<分区>
生成文件:
$(TARGET): $(OBJ)
$(GCC) $(LDFLAGS) -o $@ $^
$@ 和 $^ 在 make 文件中究竟做了什么？
<分区>
生成文件:
$(TARGET): $(OBJ)
$(GCC) $(LDFLAGS) -o $@ $^
$@ 和 $^ 在 make 文件中究竟做了什么？
最佳答案
$@ 是目标的名称。当目标是模式而不是固定时，这非常有用。
$^ 是导致规则执行的先决条件的名称。
关于c - makefile 符号 $^ 是什么意思？，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/14806206/