vhdl - VHDL 中 `std_logic` 枚举类型的目的是什么？

std_logic的目的是什么？枚举类型？

'U': uninitialized. This signal hasn't been set yet.
'X': unknown. Impossible to determine this value/result.
'0': logic 0
'1': logic 1
'Z': High Impedance
'W': Weak signal, can't tell if it should be 0 or 1.
'L': Weak signal that should probably go to 0
'H': Weak signal that should probably go to 1
'-': Don't care.

最佳答案

“X”通常是由两个语句在相反方向驱动相同信号引起的，即“0”和“1”

'Z' 用于构建三态输出/输入

'L' 和 'H' 分别用于模拟下拉或上拉

当您不关心向量中的某些位时，使用“-”进行比较

关于vhdl - VHDL 中 `std_logic` 枚举类型的目的是什么？，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/12504884/

上一篇：linux - 如何在忽略权限的情况下提取 tar

下一篇：qt - QToolbar 中的标签

vhdl - 在 VHDL 中，如何在打开文件之前检查文件是否存在？

c - Matlab/C/Java 或任何其他数字系统程序中的正弦函数

java - 如何读取数字并将其显示到带有管道符号的unix控制台

compiler-errors - VHDL错误(预期为简单表达式)

vhdl - 使用 GHDL 模拟器编译整个 Xilinx ISE unisims 和 XilinxCoreLib 库(减去安全 IP)

vhdl - VHDL 中的 32 位 ALU 执行

compiler-errors - vhdl错误: integer literal cannot have negative exponent

ios - iPhone 数字时钟

C++的两种替代输入法