syntax-error - 文本 “genvar”附近的test_bench_lb2.v(14)处的Verilog HDL语法错误；期待 “end”

Question

我是Verilog的新手，我需要编写一个简单的测试平台，但是出现错误，我无法理解为什么它是
这是我的代码

`timescale 1 ns / 1 ns

module test_bench_lb2;

reg [12:0] in_lines_tb;
wire [4:0] out_lines_tb;
wire error_tb;

localparam  PERIOD = 10;


initial
    begin
        genvar i;
        for(i = 0; i <= 8000; i = i + 1)
            begin
                in_lines_tb = i;
                #PERIOD;
            end
        #(PERIOD*20) $stop;
    end

    
    initial
        begin
            $monitor("time = %time in_lines = %b out_lines = %b error = %b",
                        $time, in_lines_tb, out_lines_tb, error_tb);
        end


    DESHIFRATOR inst1(.in_lines(in_lines_tb), .out_lines(out_lines_tb), .error(error_tb));
    
endmodule

Answer 1

这个

    genvar i;

应该是这个

    integer i;

genvar是一种特殊类型的变量，用于称为生成循环的构造中。您的代码使用普通的for循环。