fpga - 如果信号不在设计中，如何忽略综合约束？

Question

我的设计中有一个时钟，可以在正常操作中驱动一些逻辑。但是偶尔我想通过设置 VHDL 泛型来禁用它来禁用这个逻辑 block 。但是我的 .xcf 文件中仍然有时钟约束，例如:

NET "TEST_CLK" TNM_NET = "TEST_CLK";
TIMESPEC TS_TEST_CLK = PERIOD "TEST_CLK" 20.000 ns HIGH 50 %;

如果我尝试运行综合，我会收到以下错误:

Processing TIMESPEC TS_TEST_CLK: No TNM or User group name TEST_CLK is defined.

当时钟已经(正确地)从设计中优化时，我如何告诉工具有效地忽略这个约束？这可能吗？

Answer 1

Vivado 对与设计不匹配的约束发出严重警告，但它会继续构建并将生成一个 .bit 文件。我认为这是一个不错的权衡，但您必须记得查看严重警告。

此外，正如 Morten Zilmer 评论的那样，Vivado 使用 TCL 文件作为约束，因此您可以条件化约束或根据实际设计生成它们。