verilog - x和z之间的差异

Question

在阅读Verilog的语法时，我遇到了四个逻辑值:0 1 x z。
在网上搜索后，试图找到x和z之间的区别，我只发现x是未知值，而z是高阻抗(三态)。我认为我了解x的定义，但不太了解z的定义-这意味着“高阻抗(三态)”是什么意思？

我想为两个逻辑值中的每个逻辑值提供一个示例:x z

Answer 1

Z表示信号处于高阻抗状态，也称为三态。连接到它的另一个信号可以更改该值:0将其拉低，1将其拉高。

要了解阻抗(并因此了解高阻抗)，您应该对电阻，电压和电流及其由欧姆定律定义的关系有所了解。

我无法给您提供“X”或“Z”的示例，就像我无法给您提供“1”或“0”的示例一样。这些只是信号状态的定义。实际上，在Verilog中，有四个以上的州。有七个优势。
(请参阅this网页)。

这是芯片输出端口如何使零，1或Z的原理图。实际上，开关是MOSFET。



三态信号不再在芯片内部或FPGA内部使用。它们仅在外部用于将信号连接在一起。