我在 Verilog 中有这个架构/拓扑:
如何访问内部注册 IntReg
,这不是 IntModule
中的输入/输出,在 SystemVerilog 中?
always @(posedge clk) begin
$display ("[Time %0t ps] IntReg value = %x", $time, DUT.IntModule.IntReg);
end
我可以使用绑定(bind)吗?如何?
最佳答案
您不需要使用 bind
:
module DUT;
bit clk;
initial begin
repeat (5) begin
#5 clk = 0;
#5 clk = 1;
end
end
always @(posedge clk) begin
$display ("[Time %0t ps] IntReg value = %x", $time, DUT.IntModule.IntReg);
end
IntModule IntModule ();
endmodule
module IntModule;
reg IntReg = 1;
endmodule
输出:
[Time 10 ps] IntReg value = 1
[Time 20 ps] IntReg value = 1
[Time 30 ps] IntReg value = 1
[Time 40 ps] IntReg value = 1
[Time 50 ps] IntReg value = 1
关于verilog - 如何访问模块内的内部 reg?,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/18473754/