我正在尝试合成一个代码，没有错误，但是在 map 报告中我得到了如下信息性消息:-
INFO:LIT:244 - All of the single ended outputs in this design are using slew rate limited output drivers. The delay on speed critical single ended outputs can be dramatically reduced by designating them as fast outputs in the schematic.
最佳答案
该消息只是一条“供您引用”消息，因为您让该工具自动为所有引脚分配默认转换率。可以忽略。 但是，如果您明确指定 IO 的转换率而不是让工具分配默认转换率，则可能会消除警告。 您可能可以为每个引脚明确指定一个 SLOW 转换率，并以这种方式消除警告。
这是约束 IO 的用户指南(转换在第 251 页): http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_4/cgd.pdf 作为 FPGA 开发人员，您绝对应该学习如何约束 IO。这是一个相当重要的。 对于每个引脚，您应该始终指定属性，例如:引脚编号、转换、IO 标准、上拉/下拉/无电阻、电流和负载。
关于选择快速或慢速转换率。您应始终选择对您的设计足够快的可能的最慢转换率。 虽然更快的转换率可以将延迟减少一纳秒左右，但这是它唯一的优势。但它有很多缺点，特别是当多个引脚同时改变状态时，信号质量会以振铃、电磁辐射和极高电流浪涌的形式出现。 这可能会导致非常难以调试的稳定性问题，这是您不希望出现的。
关于vhdl - 如何将端口的转换约束从慢速更改为快速？，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/29773101/