verilog - 在 Verilog 中赋值 : difference between assign, <= 和 =

Question

我刚刚开始学习 Verilog，我从不同的来源看到了这三行。我对三者之间的区别感到困惑:

c <= a&b;

分配 c = ~a;

c = 1'b0;

这些行似乎为 c 分配了一个值，但有什么区别？谢谢。

Answer 1

1) <= 非阻塞，在时钟的每个上升沿执行。这些是并行评估的，因此无法保证顺序。这方面的一个例子是寄存器。

2) assign = 持续分配到 always 语句之外。当 RHS 改变时，LHS 的值会更新。

3) = 阻塞赋值，在always 语句中强制执行顺序。