vhdl - 将 STD_LOGIC_VECTOR 中的一位分配给 STD_LOGIC

Question

似乎我已经这样做了很多次，但由于某种原因，今天它只是不想工作。

我想将 16 位向量的 MSB 分配给一位变量。

Din : in  STD_LOGIC_VECTOR (15 downto 0);

...

signal signBit : std_logic;

begin
    signBit <= Din(15 downto 15);

给出的错误是:

Type of signBit is incompatible with type of Din.

是的，我明白了，向量在 std_logic 上表现不佳，但这是 1 位，清楚地表示为 (15 downto 15)

Answer 1

Din(15 downto 15);

是 std_logic_vector，1 位长

Din(15);

是 std_logic_vector 的一个元素，即 std_logic。