在 System Verilog 中打印打包结构

Question

我定义了一个打包结构，如下所示

typedef struct packed {
    logic bit1;
    logic [7:0] byte1;
} MyPackedStruct;

MyPackedStruct myPackedStruct;

是否有任何 SV 内置函数可以用来打印与上面类似的结构，但具有更多字段，而不必编写自己的方法来使用

打印每个字段

$display(...,myPackedStruct.field_name)？

Answer 1

您可以使用 %p 格式化元素。

$display("%p", myPackedStruct);

Modelsim 的输出:

 # '{bit1:x, byte1:x}

参见IEEE 1800-2012 SystemVerilog language spec.中的21.2.1.7分配模式格式部分