c++ - 内存栅栏是否涉及内核

Question

在询问了this question之后，我了解到原子指令(例如test-and-set)将不涉及内核。仅当某个进程需要进入睡眠状态(等待获取锁)或唤醒(因为它无法获取锁但现在可以唤醒)时，才必须使内核参与执行调度操作。

如果是这样，这是否意味着内存隔离，例如c++ 11中的std::atomic_thread_fence，也不会涉及内核？

Answer 1

std::atomic不涉及kernel1

在几乎所有正常的CPU(我们在现实生活中使用的那种CPU)上，内存屏障指令都没有特权，并且可以直接由编译器使用。 编译器知道如何为lock add [rdi], eax(或fetch_add，如果使用返回值)发出诸如x86 lock xadd的指令。或者在其他ISA上使用，实际上是它们在加载，存储和RMW之前/之后使用的屏障说明，以进行所需的排序。 https://preshing.com/20120710/memory-barriers-are-like-source-control-operations/

在某些任意的假定硬件和/或编译器上，任何事情当然都是可能的，即使这会对性能造成灾难性的影响。

在asm中，屏障只会使该内核等待，直到其他内核可以看到某些先前的(程序顺序)操作为止。 这是一个纯本地操作。 (至少，这是实字CPU的设计方式，因此仅使用本地障碍来控制加载和/或存储操作的本地顺序就可以恢复顺序一致性。所有内核共享一个一致的缓存 View ，并通过类似协议(protocol)进行维护MESI。存在非一致的共享内存系统，但是实现不能在它们之间运行C++ std::thread，并且它们通常不运行单系统镜像内核。)

脚注1 :(即使非无锁原子通常也使用轻量级锁)。

同样，在ARMv7之前的ARM显然没有适当的内存屏障指令。在ARMv6上，GCC使用mcr p15, 0, r0, c7, c10, 5作为屏障。
在此之前( g++ -march=armv5和更早的版本)，GCC不知道要做什么，因此调用__sync_synchronize (libatomic GCC帮助程序函数)，希​​望该代码以某种方式对实际运行的任何计算机都有影响。这可能涉及在假设的ARMv5多核系统上进行系统调用，但是二进制文件很有可能将在ARMv7或v8系统上运行，其中库函数可以运行dmb ish。我认为，或者如果它是单核系统，那么它可能是无人值守的。 (C++内存顺序关心其他C++线程，而不关心可能的硬件设备/DMA所看到的内存顺序。通常，实现是假设使用多核系统，但是这种库功能可能是仅使用单核实现的情况)

例如，在x86上，std::atomic_thread_fence(std::memory_order_seq_cst)编译为mfence 。像std::atomic_thread_fence(std::memory_order_release)这样的较弱的障碍只需要阻止编译时重新排序； x86的运行时硬件内存模型已经是acq/rel(seq-cst +存储缓冲区)。因此，没有任何与障碍相对应的asm指令。 (C++库的一种可能的实现是GNU C asm("" ::: "memory");，但是GCC/clang确实具有barrier内置函数。)

std::atomic_signal_fence只必须阻止编译时重新排序，即使在弱排序的ISA上也是如此，因为所有真实世界的ISA都保证单个线程内的执行将自己的操作视为按程序顺序进行。 (硬件通过使负载监听当前内核的存储缓冲区来实现此目的)。 VLIW和IA-64 EPIC或其他显式并行ISA机制(例如具有延迟可见性负载的Mill)，仍使编译器能够生成尊重异步信号(或异步信号，包括障碍)的C++排序保证的代码。任何指令后到达内核代码的中断)。

您可以自己看一下代码生成on the Godbolt compiler explorer:

#include <atomic>
void barrier_sc(void) {
    std::atomic_thread_fence(std::memory_order_seq_cst);
}

x86:mfence电源:sync。
AArch64:dmb ish(“内部可共享”一致性域上的完整屏障)。
带gcc -mcpu=cortex-a15(或-march=armv7)的ARM:dmb ishRISC-V:fence iorw,iorw

void barrier_acq_rel(void) {
    std::atomic_thread_fence(std::memory_order_acq_rel);
}

x86:没有
电源:lwsync(轻量级同步)。
AArch64:仍然dmb ishARM:仍为dmb ishRISC-V:仍为fence iorw,iorw

void barrier_acq(void) {
    std::atomic_thread_fence(std::memory_order_acquire);
}

x86:没有
电源:lwsync(轻量级同步)。
AArch64:dmb ishld(负载屏障，不必耗尽存储缓冲区)
ARM:即使使用dmb ish(ARMv8)仍然是-mcpu=cortex-a53:/
RISC-V:仍为fence iorw,iorw