我开始使用 VHDL 处理一个已经开始的项目:许多模拟和编译已经在这个项目上完成。
我决定使用 Git 以便能够在多台计算机上工作，但我仍然必须将文件推送到存储库。由于该项目充满了 .exe 和其他编译输出文件，因此需要很长时间才能上传(我知道 Git 在转换为二进制文件时效率非常低)。
然而，这是我第一次使用 VHDL，所以我无法区分源文件和模拟/编译输出。
我正在使用 Xilinx ISE 开发 Xilinx Spartan-6(不知道是 WebPack 还是 Design Suite，但我会说是 WebPack)
我应该在 .gitignore 中包含什么文件扩展名？
最佳答案
这在很大程度上取决于您的模拟器/工具链。我知道 Riviera-PRO 使用 .asbd、.awc、.lib、.mgf、。 data, .index 和一些用于模拟的无扩展名文件。我认为 GHDL 可能至少使用 .exe 文件，但我从未使用过它。 Altera 和 Xilix 实现工具链也使用不同(和许多)文件扩展名进行综合。您可能最好保留单独的源目录和模拟/编译目录，并且只在源目录上使用修订控制(如果需要，也可能是发布二进制文件的文件夹)。
您想要的文件扩展名更容易定义。 VHDL 源是 .vhd 或 .vhdl 文件。 Verilog 使用 .v 和 .vh。
您还需要时间限制(如果您不执行项目流程，则可能需要构建脚本——尽管它们通常没有文件扩展名)来进行构建。 Xilinx ISE 时序约束是 .xcf 和 .ucf 文件。
关于VHDL 项目的 gitignore，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/26791458/